Donanım Tabanlı Dram Operasyon Hızlandırıcı Tasarımı

Abstract

DRAM bellek işlem süreleri için kullanılan toplam süre, bellek içeren sistemlerin başarımında önemli bir etkiye sahiptir. Bu tez çalışmasında "Yedek Dize" adı verilen yeni bir yöntem sunulmaktadır. Yedek dize yöntemi, alt dizeye erişimin zamansal yerellik özelliği gösterdiği gözlemi üzerine kurulmuştur. Bu gözlemden yararlanılarak, erişilecek dizenin bir kopyasının yedek bir dizede daha tutulmasıyla DRAM işlem sürelerinin azalabileceği fikri geliştirilmiştir. Aynı alt dizede yer alan ve aynı veriyi tutan DRAM hücrelerinin eş zamanlı aktif hale gelmesi, bellek işlemlerinin daha hızlı gerçekleşmesini sağlayacaktır. Bu yöntem, başta algılama ve geri yükleme olmak üzere erişim sürelerini azaltacaktır. Bu çalışmada, her bir alt dizeye fazladan bir (yedek) dize eklenmesi ve bu yedek dizeye zamansal yerellik açısından kullanılabilir dizelerin verilerinin saklanması önerilmektedir. Geliştirilen denetim mekanizması, yakın gelecekte erişilebilir dize verilerini yedek dizeye kopyalamaktadır. Yedek dizede tutulan veri ile hedef dize verisi aynı olduğu durumda, yedek dize mekanizması hedef ve kopyalanmış dizeyi aynı anda aktif hale getirerek DRAM erişiminin düşük gecikmelerle tamamlanmasını sağlamaktadır. Eğer saklanan dize ile hedef dize birbirlerinden farklı ise sadece hedef dize aktif hale gelmektedir ve mekanizma yakın gelecekte kullanılabilir olarak o an işlenen dizeyi yedek dizeye kopyalar. Tez çalışması süresince geniş bir test verisi ile yedek dize yöntemi geliştirilmiştir. Ortalama DRAM erişim gecikmelerinin azaldığı ve sistem başarımının daha iyi bir duruma ulaştığı gözlenmiştir.

Overall execution time on DRAM has vital impact on memory included system's performance. In this thesis, a new method which is called "SpareRow" is proposed. Spare row method is built on the key observation that high temporal locality exists among the rows of each subarray. By this observation, the idea is developed on copying the repeatedly accessed row on spare row reduces DRAM execution time. Simultaneously enabling the DRAM cells which are on same subarray and hold same values reduces the access latency on memory operations. This method reduces operation times especially on sensing and precharging. It is purposed that to add an extra (spare) row to each subarray to selectively store a duplicate of one of the rows of the subarray according to the temporal locality. Control mechanism copies the rows which will be potentially used in short term. In case the additional row stores the data of the row to be accessed, SpareRow enables both the target row and its duplicate at the same time to complete the DRAM access with low latency. If the spare row is different from the accessed row, target row is activated and mechanism copies that row on spare row. SpareRow is evaluated on a large set of workloads. It is observed that it significantly reduces average DRAM access latency and thus improves overall system performance.